CTO采访：合见工软推进产品布局 加快国内EDA技术创新

做为贯穿于集成电路设计、生产制造、测封等阶段的策略基本支撑之一，EDA已成为了中国没法避开的“受制于人”阶段，都是中国半导体业务必拿下的阶段。

近些年，伴随着国家新政策、资产及其绿色生态的多种利好消息助推，中国EDA产业链踏入快速道路，国内EDA专用工具在设计方案、生产和封装形式行业多点开花。做为科技创新的性能卓越工业软件及处理方案提供商，上海合见工业软件投资有限公司（下称“合见工软”）宣布经营一年多，早已发布了几款EDA商品和解决方法，包含数据烧录器、FPGA原形验证系统、模拟仿真调试工具、认证效率提升服务平台、系统级IP验证方案、先进封装协同管理自然环境、电子电路设计数据分析系统等，在难度很大的数据认证、协同管理等行业首先实现了突出重围。

解决设计方案新需求 推进产品布局

后克分子时期众多新起运用的盛行，如AI、GPGPU、HPC等芯片开发已变成市场热点，这对处理芯片的经营规模、特性的规定日益上涨。合见工软CTO贺培鑫表明：“以便达到对繁杂作用的要求，大家能够看见销售市场上的绝大多数处理芯片选用多核构造；与此同时伴随着加工工艺连接点已趋于极限值，芯片加工早已在探寻能否提升2纳米技术乃至1纳米技术的道路标线。为了能追求完美PPA和成本费的最优解，选用多Die的Chiplet变成ic设计的流行构造。因而，多核多Die是当下ic设计的发展趋势。”

贺培鑫强调，合见工软挑选认证做为EDA专用工具的最先切入点，都是综合性考虑了芯片设计公司在这一发展趋势下遭遇的众多繁杂难点。

第一，认证复杂性呈几何倍率的提高。“举例说明，大家能够看见业界的规模性SoC已从过去的8核、16核发展趋势到现在的64核，经营规模一直在翻番。因为多核重复使用，设计方案复杂性并不会伴随着经营规模的提高而翻番；但是多核中间的互联促使认证的复杂性伴随着经营规模成比例提高。”

第二，认证的费用（时长、人力资源）高速增长。“以往开发设计一款处理芯片，一般2个设计工程师必须配1个认证技术工程师；如今开发设计一款规模性处理芯片，1个设计工程师要配2-3个认证技术工程师，与此同时认证的时长也更久。”

第三，认证专用工具愈来愈多元化。“例如在ic设计前期，选用数据烧录器一秒钟跑一个周期时间，伴随着设计方案推动到下一阶段，我们应该更高的工作频率来遮盖更高的设计方案经营规模，这时候我们应该选用不一样的认证专用工具，原形验证系统一秒钟能够跑一百万个周期时间，这样就快了一百万倍。再如，设计中的某一区块链在许多功能测试下发生的bug特别多，这时就必须方式认证专用工具可循全部概率去恢复这种bug。因此一个设计方案在不一样的情景下是必须几款认证专用工具来支撑点的。”

仅有处理认证上的繁杂难点才可以协助国内芯片公司设计出具备市场国际性的竞争的商品。除此之外，仅考虑到多核是远远不够的，为了能对芯片开发完成详细的EDA专用工具支撑点，针对选用多Die构造的Chiplet，合见工软也在先进封装设计方案、板级设计领域进行了相对应的合理布局。

实现新突破 突显新价值

要实现国内EDA认证专用工具的提升，贺培鑫觉得，最主要的是要在经营规模、特性和自动化技术方面全面提高。合见工软上年发布了FPGA原形验证系统，2022年6月发布了UV APS全新升级作用全新升级。

从经营规模上看，对比业内类似专用工具适用8-48颗FPGA容积，UV APS可以适用达到100颗VU19P FPGA的联级。

从特性上看，APS Compiler选用全方向的时钟频率推动（Timing Driven）切分技术性，对比一般只考虑到横切面尺寸（Cut-size Driven）的切割技术水平，APS Compiler能够综合考虑到FPGA间的联线和时钟频率途径相互关系，根据选用TDM（时分复用）技术性，鉴别并充分考虑每一根越过FPGA的数据信号所属数字时钟域的工作频率，选用最好的时分复用占比，提升FPGA间的跳数，完成时序逻辑电路运作速度最快的结论，TDM的范畴能做到1-1024。

从自动化程度看来，针对FPGA不可以适用的制定模块，例如多端口储存（Multi-port Memory）、多维数组、跨控制模块引入（XMR）、三态门（Tri-state）等，业内一些流行专用工具会需要客户改动RTL编码，而UV APS则可完成自动化技术变换。

贺培鑫提到：“此外，还有很多非常值得探寻的技术点。大家熟悉的硬件配置模拟仿真有根据FPGA和ASIC二种，后面一种的程序运行时长相对性迅速，由于ASIC只必须把RTL设计方案转化成Cpu的命令；而前面的模拟仿真运行速度迅速，由于FPGA能够快速运行Linux，且功能损耗小；ASIC一般必须选用冷却水的方法，价格比较贵，约为FPGA的四倍。因而，在设计方案不完善、规模较小的环节，必须经常迭代更新，ASIC原形认证技术性因为其编译程序时间较短，优点会更突显；在设计方案做到一定成熟情况、规模化比较大的环节，FPGA原形认证技术性因为其模拟仿真运行速度快，会更具有优点。所以说并没有哪一种技术性具备全方位的相对性优点，我们应该再次探寻更提升的方式，打磨抛光更强的专用工具，以适用用户开发更性能的商品。”

此外，要解决Chiplet在先进封装的考验，摆脱在繁杂高维空间系统级设计方案互联，完成信息的一致性和数据信号、开关电源、热、地应力的完好性，合见工软在上年发布了先进封装协同管理自然环境以后，2022年6月又发布了UVI作用增强版。

贺培鑫强调，本次公布的增强版初次真正意义上实现了系统级Sign-off作用，可在同一设计方案环境中导进多种多样文件格式的IC、Interposer、Package和PCB数据信息，适用全方位的系统软件互联一致性查验（System-Level LVS），与此同时在查验高效率、图型表明、灵活度与精密度上都是有大幅度提高。

UVI可以根据物理学、图型和信息等信息内容，依据不一样运用要求，全自动造成系统级互联人脉关系表、互联错误报告、互联网断掉种类及互联层叠信息内容等重要汇报。也促使其在解决规模性互联引脚数据信息时十分迅速，不论是取名一致性查验、链接导通查验或是引脚缺少互联查验，针对60万Pin的经营规模都能够在5秒内成功，而且能够适用一对多Pin的根据面积算法的互联查验。“开发者运用UVI能够简单化设计流程、提升工作效率、提升设计质量、精确定位设计方案不正确，并涵盖全部连接点和互联网的查验。”

压实产品技术 塑造EDA优秀人才

贺培鑫觉得：“一款专用工具要得到行业市场认同是需要时间的，客户期待得到性能稳定的商品，因而人们在推出新专用工具的与此同时，还会继续在已发布的商品上做不断优化升级，和中国客户变成严密的双赢小伙伴，打造出国际级处理芯片。行业内流行的专用工具尽管相对来说完善，但是一定的时间负担，经由二三十年的迭代更新相当于是叠床架屋赴汤蹈火。合见工软能够根据近期的科学方法论从头开始打造出商品，在这种前提下做提升会迅速，所以人们有信心追上并超出业内完善专用工具。”

紧紧围绕EDA商品线路，合见工软将于认证全流程行业持续发力，FPGA原形验证系统预估在年末前进一步提升性能，在硬件配置烧录器、调节行业加速合理布局；在先进封装设计领域，协同管理提升不断升阶。

在塑造EDA优秀人才层面，“合见工软的精英团队中有很多人在全世界EDA行业闯荡了二三十年，积累了许多前沿科技和领域社会经验，大家很期待把这种心得分享给中国喜爱半导体业的芊芊学子，为中国塑造EDA专业性人才。我十分想要贡献自己的一份力量，协助她们学习培训、快速增长，打造出EDA更好的未来。”

采访特邀嘉宾介绍：

合见工软技术总监 贺培鑫博士研究生

贺培鑫博士研究生在职合见工软CTO，并承担原形认证和硬件配置模拟仿真（Prototyping and Emulation）等商品的开发。他在EDA领域工作近30年，曾在国际性知名公司出任Fellow，承担过硬件配置模拟仿真专用工具、物理学完成专用工具的物理学综合性和方式认证专用工具的开发设计，领导干部并管理方法我国、国外、法国的、印度的的大中型研发部门。贺培鑫老先生于1995年得到国外Cornell大学电子信息科学博士研究生，有着12项在我国国内，发布过30数篇期刊论文，被其他一万多篇论文引用（Google Scholar统计分析），并且于1999年获DAC（Design Automation Conference）最好毕业论文奖，2009年被评为DAC最好毕业论文奖侯选人。

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